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October 20, 2009 - [ Embedded System ] ~ by millin
嗯,看到一个好帖子,长了见识,整理一下:
http://www.eda365.com/thread-18779-1-1.html
Cadence 公司旗下主要有IC和PCB两个产品链,这里只说PCB产品,
PCB产品分成PO系列和PS系列,PO就是Orcad系列,PS则是高端系列
有的人称高端为 Allegro系列,其实并不准确,Cadence公司在收购Orcad之前,
它的原理图工具叫Concept HDL,PCB工具就是Allegro,即是PCB Editor,
此外还有信号完整性工具SI。
另一方面,Orcad旗下有三个工具,
原理图工具Caputre CIS,原理图仿真工具Pspice AD和PSpice AA,
以及PCB布局布线工具Layout(PLUs)。
Cadence收购了Orcad之后,就完全将Orcad与Cadence的产品线做了很好的整合
因此,现在PO(OrCAD)和PS产品线的核心已经是一样的了(为完全整合铺垫?)
原理图:
PO(Orcad)的原理图是Capture CIS,
PS里面的原理图有两个,一个就是Cadence以前的concept HDL,
另外一个就是Capture CIS了,不过在PS里面,名称改为Design Entry CIS;
PCB:
PO(Orcad)的PCB布局布线器以前是Layout(Plus),现在已经停止支持
新增加的是PCB Edior,核心就是Allegro
PS系列里面的当然也是也是了
仿真:
PO(Orcad)的原理图仿真工具是PSpice AD和Pspice AA,
PS系列也是,不过在PS系列里,Pspice AD和PspiceAA整合成一个产品包,
并改名为AMS simulator.
进一步说,PS系列里面的产品分成三个等级,L,XL和GXL,
就像衣服的大小号一样,号越大,功能越强,当然价格肯定也越贵了,呵呵
L也好,XL也好,Gxl也好,原理图工具Capture CIS是没有任何区别的,
而Pspice 功能不分等级也都是一样的。
Orcad系列和PS的L级产品,除了有2点差别外,其余完全一样。
1、PS L级的License可以运行Capture CIS或者Concept HDL,两者选其一,
显然PO(Orcad)系列是不包含Concept HDL的。这个区别可以忽略
2、PS L级可以结合高端物理规则约束器和SI L使用,当然前提要购买SI L
而Cadence已经将SI整合到PO(Orcad)系列中,只是功能比起PS系列的SI要少些
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September 29, 2009 - [ Embedded System ] ~ by millin
原来OrCAD的信息不应该在Cadence找,而是要到他们的销售商EMA那里去看
http://www.ema-eda.com/products/orcad/
Cadence旗下的设计工具太多,而且可以排列组合的方案也太多,所以从他们的主页上只会看花眼
而我们平常所买、所用的组合好的各种OrCAD版本的信息,应该在EMA那里看 呵呵
貌似很多展会上你也找不到Cadence展台的,看OrCAD得去EMA展台 嗯
顺带说明,Cadence的DVD安装时,会看到一大堆编号为POxxxx的功能模块,
OrCAD的各种版本就是这些功能模块的排列组合,说明如下:
OrCAD Capture CIS
PO1100 OrCAD Capture
PO1110 OrCAD Capture CIS (集成元件管理)
PO1120 OrCAD Capture CIS Option (只随着EE或者捆绑版Capture组件安装)
PSpice
PO1310 PSpice
PO1320 PSpice A/D
PO1331 PSpice Smoke Option (检查元件极限值是否超过)
PO1332 PSpice Advanced Optimizer Option (模拟电路优化与调试)
PO1335 PSpice SLPS Interface Option
PO1336 PSpice MATLAB/Simulink Interface (MatLab接口)
PO1340 PSpice Advanced Analysis Option (用于改善系统性能与可靠性)
PCB Designer
PO1600 SPECCTRA for OrCAD (自动布线)
PO3005 OrCAD PCB Designer Basics
PO3010 OrCAD PCB Designer
PO3030 OrCAD PCB Designer with PSpice A/D
EE Designer
PO1520 OrCAD EE Designer (包含上述原理图与仿真)
PO1540 OrCAD EE Designer Plus (包含上述原理图、仿真和Advanced Analysis)
Layout (已经被PCB Designer替代,停止支持)
PO1400, PO1410, PO1420 以及 PO1510, PO1530 (等价于EE Designer)
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January 01, 2009 - [ Embedded System ] ~ by millin
◎ EFSL (Embedded Filesystem Library) http://www.efsl.be/这是一个欧洲人做的开源项目,在PC(GNU/Linux),TI TMSC6000 DSP, Atmel ATmega上都有移植.
通常情况下的内存开销小到1.5kB RAM, 所以非常适宜于低端的MCU.
这个项目包含了一个非常详细的用户手册,讲解了如何进行移植、如何整合RTOS中,注释详尽。
用户移植时只要能给出读写512字节区块的函数就可以了。
◎FF/TFF (FatFile and TinyFatFile) http://elm-chan.org/fsw/ff/00index_e.html这个是由日本人(Mr. ChanN)发起的一个项目,版本不断更新中。
在非常多的系统上做了移植,并且做了Benchmark,给出了详细的测试结果图表,很有参考意义,
包括:AVR (ATmega64), H8/300H (Renesas HD64F3694), PIC (PIC24FJ64GA002), TLCS (Toshiba TMP86FM29), V850ES (NEC uPD70F3716)。
其中TTF即TinyFatFs是一个简化版本,它默认不支持FAT32,最大支持2GB空间,但是使用起来非常适宜于低端的MCU。
这个项目的一些介绍文档对于学习文件系统概念相当不错。
◎uC/FS
uC/FS是uC/OS的可选购产品之一,虽然开放部分源码(DEMO版),但是使用需要License,跟上面的比较,不推荐
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September 05, 2008 - [ Embedded System ] ~ by millin
《PCB电磁兼容技术——设计实践》一书,这两天趁着开会仔细看了一遍 呵呵

#为了避免串扰,所谓3W原则,对于敏感的信号线,间距大于线宽的两倍(即2W+W=3W)
#阻抗要求不严的线可以走微带线,重要的信号线最好走带状线,时钟、复位、敏感信号最好走在两个地平面之间
#单板传输线的设计,总体上就是要阻抗匹配:(捏水管浇水的比喻很形象 呵呵)
1 源端串联匹配,简单而使用广泛,对于点对点最佳,也可用于分离的辐射状引线,会减慢上升沿的时间;
2 终端并联匹配(以及同时上下拉的戴维南匹配),适用于快速的信号,便于进行总线匹配,也可用于点对点,
缺点是引入较大的电流、功耗开销,故而在通讯领域系统设备中使用较多一些;
3 终端RC匹配,RC时间常数>2倍信号沿线传输时间t,可以提供较好的信号质量,(C常取20pF~600pF)
缺点是增加了元件的数目,非常适合用于差分线的匹配(两根线共用一个电容),缺点是有可能使非常高速的信号速率降低,需要仔细考虑。
#主电源平面最好紧靠地平面
#4层板推荐信号、地、电源、信号,
6层板推荐信号、地、信号、电源、地、信号,
8层板推荐信号、地、信号、地、电源、信号、地、信号
#铺铜并不一定总是正面效果,关键是要确保有效接地
#扁平电缆最不耐干扰,可以用地线交替排布,也可以外加地平面的屏蔽,
但是屏蔽层的整圈有效接地很重要,不要拧成小辫子接地
#可以采用一些有效封装的多路Pi型滤波器件,放置在接插件旁边滤除干扰
#在进行相关测量时,示波器带宽应为被测正弦波频率的3~5倍、方波频率的15~25倍
才能保证所看到的波形与实际情况可比
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May 14, 2008 - [ Embedded System ] ~ by millin
1 这个屏亮度很高,在白天也能看的很清楚,相应的,需要比较大的电流,
使用"三共"的高压模块的话 12V输入要550mA左右的电流才够
2 手册上对于VCC供电、断电和Data之间有时序的要求的,
VCC掉电再上电之间要有1秒的延时,
中断DATA之后 再提供DATA,中间最好让VCC断电再上电一次,
否则会有奇奇怪怪的问题,有可能系统会挂住。。。
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